先進(jìn)工藝制程成本的變化是一個(gè)有些爭(zhēng)議的問題。成本問題是一個(gè)復(fù)雜的問題，有許多因素會(huì)影響半導(dǎo)體制程成本。本文將討論關(guān)于半導(dǎo)體制程的種種因素以及預(yù)期。

晶圓成本

影響半導(dǎo)體工藝制程成本的第一個(gè)因素是晶圓成本。

毫無疑問，晶圓成本在不斷上升。制程的金屬層數(shù)隨著工藝的演進(jìn)不斷上升，在130nm時(shí)典型的制程有六層金屬，而到了5nm節(jié)點(diǎn)則預(yù)期至少會(huì)有14層金屬。

從90nm節(jié)點(diǎn)開始開始引入應(yīng)力技術(shù)以繼續(xù)增強(qiáng)晶體管的性能，這也會(huì)增加制程的成本。從45nm到28nm節(jié)點(diǎn)，半導(dǎo)體制程引入了high-k柵技術(shù)以增強(qiáng)性能。

另一個(gè)變化是晶體管閾值電壓數(shù)目的變化。在130nm節(jié)點(diǎn)，晶體管只有兩種閾值(常規(guī)閾值RVT管與低閾值LVT管)，而到了16nm之后，有了多達(dá)五種閾值(超高閾值UHVT，高閾值HVT，常規(guī)閾值RVT，低閾值LVT與超低閾值ULVT)。這是因?yàn)椋瑥?0nm到16/14nm FinFET，短溝道效應(yīng)越來越明顯，為了控制漏電流必須引入多種閾值的器件。顯然，這也會(huì)增加掩膜成本。

在先進(jìn)半導(dǎo)體制程中，還會(huì)引入新的技術(shù)，如在16/14nm節(jié)點(diǎn)引入的FinFET技術(shù)，在5nm引入的堆疊橫向納米線(stacked horizontal nanowire )技術(shù)。

 



 

上圖顯示了不同工藝節(jié)點(diǎn)用到的技術(shù)，據(jù)此不同的工藝節(jié)點(diǎn)用到的掩膜層數(shù)如下圖所示：

 



新的光刻技術(shù)

從20nm節(jié)點(diǎn)開始，為了使用傳統(tǒng)光刻技術(shù)實(shí)現(xiàn)更小的特征尺寸，半導(dǎo)體制程引入了多重pattern技術(shù)。光刻機(jī)在28nm的時(shí)候只需要一次的光刻曝光就可以實(shí)現(xiàn)了。

但到了22nm/20nm，單次曝光有時(shí)候就不能給臨界層提供足夠的分辨率。芯片制造商就通過多重pattern的方式解決問題。這也就是增加了一個(gè)簡(jiǎn)單的兩步流程。這當(dāng)中的主要的挑戰(zhàn)就是刻這些細(xì)線圖案。

為了達(dá)到目標(biāo)，芯片制造商只好使用雙重pattern技術(shù)。在這個(gè)步驟里會(huì)需要兩次光刻和刻蝕步驟去確定一個(gè)單層。使用這種雙重pattern技術(shù)，可以減小30%的pitch，而三重pattern則需要三次曝光，也就是需要三次刻蝕步驟。

除此之外，業(yè)界在10nm和7nm還會(huì)碰到其他問題。在45nm和40nm的時(shí)候，設(shè)計(jì)的時(shí)候需要用到40層光罩，而到了14nm和10nm，光罩的需求量則上升到60層。“如果沒有EUV，只是靠沉浸式去實(shí)現(xiàn)三倍甚至四倍pattern，那么我們認(rèn)為在7nm的時(shí)候，光罩?jǐn)?shù)量會(huì)上升到80到85層之間”。三星的晶圓制造資深主管Kelvin Low表示。

光罩層數(shù)的增加，也就代表著成本的水漲船高。同時(shí)覆蓋物也將會(huì)成為Fab的災(zāi)難。覆蓋物需要把光罩層有秩序的精確地放置在彼此的身上。而隨著mask的增加，覆蓋層也就會(huì)成為噩夢(mèng)。如果沒對(duì)齊，覆蓋層問題就夠你喝一壺了。

另外，現(xiàn)在做一層光罩需要1到1.5天，在7nm的時(shí)候使用多重pattern，那就需要差不多五個(gè)月的時(shí)間才能做好晶圓。這就意味著如果繼續(xù)使用多重pattern，會(huì)導(dǎo)致晶圓成本高到無法接受。

除了多重pattern之外，另一種新的光刻技術(shù)是EUV。然而，EUV的掩膜制造也十分困難。EUV掩膜在很多方面與傳統(tǒng)193nm光刻的掩膜不一樣。因?yàn)樗泻艽蟮母淖?，?duì)于每個(gè)產(chǎn)品的特性或者功能，在供應(yīng)鏈中會(huì)產(chǎn)生很大影響，其中包括光刻膠、掩膜及中間掩膜，也涉及制造設(shè)備，如采用電子束寫入設(shè)備以及軟件。

在5納米時(shí)，掩膜的寫入時(shí)間是最大的挑戰(zhàn)。因?yàn)榻裉斓膯坞娮邮鴮懭朐O(shè)備在做復(fù)雜圖形時(shí)的出貨不夠快，費(fèi)時(shí)太久。從己經(jīng)出爐的報(bào)告來看，由于技術(shù)原因，設(shè)備的研發(fā)用了比預(yù)期長(zhǎng)得多的時(shí)間。事實(shí)上，任何突破性的創(chuàng)新技術(shù)從研發(fā)到成功，再達(dá)到量產(chǎn)水平，都是如此。

另外，即使使用EUV，多重pattern也是必須的。只有在真正的關(guān)鍵層才需要采用EUV，而其他層仍然用多重pattern?？梢哉f，在未來這樣的混合模式光刻是趨勢(shì)。

而且，當(dāng)EUV延伸至7納米以下時(shí)，作為一種提高光刻機(jī)放大倍率的方法，需要大數(shù)值孔徑的鏡頭(NA)，為此ASML已經(jīng)開發(fā)了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達(dá)0.5至0.6。

由此帶來的問題是EUV光刻機(jī)的吞吐量矛盾，它的曝光硅片僅為全場(chǎng)尺寸的一半，與今天EUV光刻機(jī)能進(jìn)行全場(chǎng)尺寸的曝光不一樣。最新 EUV 機(jī)器的價(jià)格超過 1 億歐元，是現(xiàn)有常規(guī) 193nm 光刻機(jī)價(jià)格的二倍多。

數(shù)字門密度與數(shù)字門成本

特征尺寸縮小最大的動(dòng)力就是大規(guī)模ASIC中數(shù)字門尺寸縮小，從而在相同的芯片面積上可以放下更多的性能更好的標(biāo)準(zhǔn)單元。最終ASIC的成本應(yīng)當(dāng)同時(shí)考慮晶圓的成本以及門單元的密度。

數(shù)字門單元的尺寸在橫向上決定于多晶硅以及多晶硅通孔的間距，而在縱向上則等于金屬間最小間距乘以track數(shù)目。Track數(shù)越小，門尺寸越小，但是布線也越困難。

晶圓成本，數(shù)字門密度與數(shù)字門成本如下圖左所示。在130nm到65nm之間，晶圓成本上升的速度較慢，此后在40nm到20nm之間，晶圓成本上升由于加入了更多閾值電壓的晶體管而加快上升。在20nm之后，晶圓成本上升速度再次加快，這次是因?yàn)槎嘀豴attern。

數(shù)字門密度如下圖中所示，密度以指數(shù)趨勢(shì)上升，該趨勢(shì)與摩爾定律相符。單位數(shù)字門成本如下圖右所示，可見從130nm到20nm節(jié)點(diǎn)之間單位門成本下降較快，但是20nm之后單位門成本下降速度減緩。

Dark Silicon

目前芯片設(shè)計(jì)都有嚴(yán)格的功耗指標(biāo)。隨著門單元密度隨指數(shù)上升，單位面積的功率密度也隨指數(shù)上升，但是芯片散熱能力上升卻沒這么快。為了解決散熱問題，在芯片上出現(xiàn)了Dark Silicon，即芯片上部分晶體管在大多數(shù)時(shí)候是不上電的，僅僅在用到的時(shí)候才會(huì)啟動(dòng)。

這些Dark Silicon面積包括各類加速器，舉例來說手機(jī)SoC里面的視頻編解碼模塊的電源在不播放視頻的時(shí)候是關(guān)掉的。這些Dark Silicon在大部分時(shí)間是不起作用的，從另一個(gè)角度說Dark Silicon也增加了芯片的成本。 



 

設(shè)計(jì)成本

在先進(jìn)工藝設(shè)計(jì)成本可謂是一飛沖天。這就導(dǎo)致了在先進(jìn)工藝下，芯片出貨量需要非常大才能抵消NRE成本。如今，越來越少的設(shè)計(jì)可以滿足如此大的出貨量，因此很多設(shè)計(jì)出于經(jīng)濟(jì)上的考量不再使用最先進(jìn)的工藝。